Procesador multiprotocolo integrado de bajo costo

Freescale presenta la versión de bajo costo del conocido Procesador Multiprotocolo Integrado MC68302 (IMP). Será conocido como el MC68LC302 y expandirá una familia de dispositivos basados ​​en el MC68302.

Algunas características y pines se han eliminado, mientras que otras se han mejorado en comparación con el MC68302 original. En pocas palabras, el MC68LC302 es un MC68302 tradicional con un nuevo núcleo estático 68000, un modo nuevo y modos de baja potencia, pero sin el tercer controlador de comunicación en serie (SCC).

Está empaquetado en un TQFP de bajo perfil 100 que requiere menos espacio en la placa que el MC68302 normal, además de ser adecuado para su uso en aplicaciones de altura restringida, como PCMCIA.

CARACTERISTICAS

Las características del MC68LC302 son las siguientes. Los elementos con caras en negrita muestran diferencias importantes con respecto al MC68302.

• On-Chip Static 68000 Core compatible con un sistema de la familia M68000 de 16 u 8 bits

• SIB Incluyendo:

- Controlador independiente de acceso directo a la memoria (IDMA)

- Interruptor de control con dos modos de operación

- Puertos de entrada / salida (E / S) paralelos, algunos con capacidad de interrupción

- On-Chip 1152-Byte de doble puerto RAM

- Tres temporizadores incluyendo un temporizador de vigilancia

- Nuevo temporizador de interrupción periódica (PIT)

- Cuatro líneas programables de selección de chips con lógica de generador de estado de espera

- Asignación de direcciones programable de los registros de doble puerto RAM e IMP

- Generador de reloj en chip con señal de salida

- On-Chip PLL permite la operación con cristales de 32 kHz o 4 MHz

- Interfaz sin cola para EPROM, SRAM, Flash EPROM y EEPROM

- Permite el arranque en modo de 8 bits y el interruptor en ejecución al modo de 16 bits

- Control de sistema:

Estado del sistema y lógica de control

Deshabilitar lógica de CPU (operación en modo esclavo)

Hardware Watchdog

Nuevos modos de bajo consumo (en espera) con activación desde dos pines o PIT

Control de congelación para depuración (disponible solo en el paquete PGA)

Controlador de actualización de DRAM

• CP que incluye:

- Controlador principal (procesador RISC)

- Dos controladores independientes de comunicaciones seriales full-duplex (SCC)

- Compatible con varios protocolos: Control de enlace de datos de alto nivel / síncrono (HDLC / SDLC) Transmisor asíncrono universal del receptor (UART) Comunicación transparente sincrónica binaria (BISYNC) Modos transparentesAutobaud Support

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