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IS42S16320B-7TLI ISOP TSOP IS42S86400B IS42S16320B IS45S16320B

  • Autor:lulu
  • Fuente:www, ic-stocks.com
  • Liberar:2019-04-03
CARACTERISTICAS

• Frecuencia de reloj: 166, 143, 133 MHz.

• Completamente síncrono; Todas las señales se refieren a un borde positivo del reloj.

• Banco interno para ocultar el acceso / precarga de la fila.

• Fuente de alimentación Vdd Vddq IS42 / 45S16320B 3.3V 3.3V IS42S86400B 3.3V 3.3V

• Interfaz LVTTL

• Longitud de ráfaga programable - (1, 2, 4, 8, página completa)

• Secuencia de ráfaga programable: Secuencial / Intercalado

• Actualización automática (CBR)

• Self Refresh

• Ciclos de actualización de 8K cada 16 ms (grado A2) o 64 ms (comercial, industrial, grado A1)

• Dirección de columna aleatoria en cada ciclo de reloj

• Latencia programable CAS (2, 3 relojes)

• Lectura / escritura de ráfaga y capacidad de operaciones de lectura única / escritura de ráfaga

• Terminación de ráfaga por parada de ráfaga y comando de precarga

• Disponible en TSOP-II de 54 pines y W-BGA de 54 bolas (solo x16)

• Rango de temperatura de operación: Comercial: 0 ° C a + 70 ° C Industrial: -40 ° C a + 85 ° C Automotriz, A1: -40 ° C a + 85 ° C Automotriz, A2: -40 ° C a + 105 ° C

VISIÓN GENERAL

La DRAM síncrona de 512 Mb de ISSI logra una transferencia de datos de alta velocidad mediante la arquitectura de tuberías. Todas las señales de entradas y salidas se refieren al flanco ascendente de la entrada del reloj. La SDRAM de 512Mb está organizada de la siguiente manera.

DESCRIPCIÓN GENERAL DEL DISPOSITIVO

La SDRAM de 512Mb es una memoria de acceso aleatorio dinámico CMOS de alta velocidad diseñada para funcionar en sistemas de memoria de 3.3V Vdd y 3.3V Vddq que contienen 536,870,912 bits. Configurado internamente como una DRAM de cuatro bancos con una interfaz síncrona. Cada banco de 134,217,728 bits está organizado como 8,192 filas por 1024 columnas por 16 bits. Cada uno de los 134,217,728 bancos de 8 bits está organizado en 8,192 filas por 2048 columnas por 8 bits. La 512MbSDRAM incluye un MODO AUTOREFRESH y un modo de apagado y ahorro de energía. Todas las señales se registran en el borde positivo de la señal de reloj, CLK. Todas las entradas y salidas son compatibles con LVTTL. La SDRAM de 512Mb tiene la capacidad de hacer estallar sincrónicamente los datos a una alta velocidad de datos con la generación automática de direcciones de columna, la capacidad de intercalar entre los bancos internos para ocultar el tiempo de precarga y la capacidad de cambiar aleatoriamente las direcciones de columna en cada ciclo de reloj durante el acceso de ráfaga.

Una precarga automática de la fila iniciada al final de la secuencia de ráfaga no está disponible con la función AUTOPRECHARGE habilitada. Precargue un banco mientras accede a uno de los otros tres bancos ocultará los ciclos de precarga y proporcionará una operación continua, de alta velocidad y de acceso aleatorio. La lectura y escritura de SDRAM se inicia en una orientación orientada al inicio en una ubicación seleccionada y continúa por un número programado de ubicaciones en una secuencia programada. El registro de un comando ACTIVE comienza a acceder, seguido de un comando READ o WRITE. El comando ACTIVO junto con los bits de dirección registrados se utiliza para seleccionar el banco y la fila a la que se va a acceder (BA0, BA1 selecciona el banco; A0-A12 selecciona la fila). Los comandos READ o WRITE junto con los bits de dirección registrados se utilizan para seleccionar la ubicación de la columna de inicio para el acceso de ráfaga. Las longitudes de ráfaga READ o WRITE programables constan de 1, 2, 4 y 8 ubicaciones o página completa, con una opción de terminación de ráfaga.

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