Processeur multiprotocole intégré à faible coût

Freescale présente la version à faible coût du célèbre processeur multiprotocole intégré MC68302. Il sera baptisé MC68LC302 et étendra une famille de périphériques basés sur le MC68302.

Certaines fonctions et broches ont été supprimées, tandis que d'autres ont été améliorées par rapport à la MC68302 d'origine. En termes simples, le MC68LC302 est un MC68302 traditionnel avec un nouveau noyau statique 68000, un nouveau mode de fonctionnement et des modes basse consommation, mais sans le troisième contrôleur de communication série (SCC).

Il est emballé dans un TQFP 100 à faible profil, qui requiert moins d’espace sur la carte que le MC68302 standard, et qui convient également à une utilisation dans des applications à hauteur limitée, telles que PCMCIA.

FONCTIONNALITÉS

Les caractéristiques du MC68LC302 sont les suivantes. Les éléments en caractères gras présentent des différences majeures par rapport au MC68302.

68000 Core statique sur puce prenant en charge un système de la famille M68000 16 ou 8 bits

• SIB comprenant:

- Contrôleur IDMA (Independent Direct Memory Access)

- Contrôleur d'interruption avec deux modes de fonctionnement

- Ports d'entrée / sortie (I / O) parallèles, certains avec possibilité d'interruption

- RAM double port sur puce 1152 octets

- Trois minuteries comprenant une minuterie de chien de garde

- Nouvelle minuterie d'interruption périodique (PIT)

- Quatre lignes de sélection de puce programmables avec logique de générateur d'état d'attente

- Cartographie d'adresses programmable des registres RAM et IMP à double port

- Générateur d'horloge sur puce avec signal de sortie

- La PLL sur puce permet le fonctionnement avec des cristaux de 32 kHz ou 4 MHz

- Interface sans colle vers les mémoires EPROM, SRAM, EPROM Flash et EEPROM

- Permet de démarrer en mode 8 bits et de passer en mode 16 bits

- Controle du système:

Etat du système et logique de contrôle

Désactiver la logique du processeur (fonctionnement en mode esclave)

Chien de garde matériel

Nouveaux modes basse consommation (veille) avec réveil à partir de deux broches ou PIT

Freeze Control for Debugging (disponible uniquement dans le package PGA)

DRAM Refresh Controller

• CP comprenant:

- Contrôleur principal (processeur RISC)

- Deux contrôleurs de communication série (SCC) indépendants en duplex intégral

- Prise en charge de divers protocoles: Contrôle de liaison de données de haut niveau / synchrone (HDLC / SDLC) Émetteur-récepteur universel asynchrone (UART) Communication binaire synchrone (BISYNC) Modes transparents Support d'Autobaud

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