FONCTIONNALITÉS

• Fréquence d'horloge: 166, 143, 133 MHz

• entièrement synchrone; tous les signaux référencés sur un front d'horloge positif

• Banque interne pour cacher l'accès / précharge des rangées

• Alimentation Vdd Vddq IS42 / 45S16320B 3.3V 3.3V IS42S86400B 3.3V 3.3V

• interface LVTTL

• Longueur de rafale programmable - (1, 2, 4, 8, pleine page)

• Séquence de rafale programmable: séquentielle / entrelacée

• Actualisation automatique (CBR)

• Auto-rafraîchir

• 8K cycles de rafraîchissement toutes les 16 ms (qualité A2) ou 64 ms (Commercial, Industriel, qualité A1)

• adresse de colonne aléatoire à chaque cycle d'horloge

• Latence CAS programmable (2, 3 horloges)

• Fonction de lecture / écriture en rafale et capacité de lecture / écriture en rafale

• Terminaison en rafale par commande d’arrêt en rafale et de précharge

• Disponible en TSOP-II 54 broches et W-BGA à 54 billes (x16 uniquement)

• Plage de températures de fonctionnement: Commercial: 0 ° C à + 70 ° C Industriel: -40 ° C à + 85 ° C Automobile, A1: -40 ° C à + 85 ° C Automobile, A2: -40 ° C à + 105 ° C

Vue d'ensemble

La mémoire DRAM synchrone de 512 Mo d’ISSI permet un transfert de données à grande vitesse grâce à une architecture en pipeline. Tous les signaux d’entrée et de sortie se rapportent au front montant de l’entrée d’horloge. La SDRAM de 512 Mo est organisée comme suit.

APERÇU DU DISPOSITIF

La mémoire SDRAM de 512 Mo est une mémoire vive dynamique dynamique CMOS conçue pour fonctionner avec des systèmes de mémoire de 3,3 V Vdd et 3,3 V Vddq contenant 536 870 912 bits. Configuré en interne sous forme de DRAM à quatre banques avec une interface synchrone. Chaque banque de 134 217 728 bits est organisée en 8 192 lignes de 1024 colonnes de 16 bits. Chacune des banques de 134 217 728 bits du x8 est organisée en 8 192 lignes de 2 048 colonnes de 8 bits. La 512MbSDRAM comprend un MODE AUTOREFRESH, et un mode de mise hors tension et d’économie d’énergie. Tous les signaux sont enregistrés sur le front positif du signal d'horloge, CLK. Toutes les entrées et sorties sont compatibles LVTTL. La mémoire SDRAM de 512 Mo a la capacité de transmettre en rafale des données à un débit élevé avec la génération automatique d’adresses de colonne, d’entrelacer des banques internes pour masquer le temps de précharge et de modifier de manière aléatoire les adresses de colonne à chaque cycle de l’horloge lors de l’accès en rafale.

Une précharge de ligne auto-chronométrée initiée à la fin de la séquence de rafale est disponible avec la fonction AUTOPRECHARGE activée. Précharger une banque tout en accédant à l’une des trois autres banques masquera les cycles de précharge et offrira une opération transparente, à grande vitesse et à accès aléatoire. Les lectures et les écritures de la SDRAM sont orientées de manière appropriée en commençant à un emplacement sélectionné et en continuant pour un nombre programmé d'emplacements dans une séquence programmée. L'enregistrement d'une commande ACTIVE commence par un accès, suivi d'une commande READ ou WRITE. La commande ACTIVE, associée aux bits d'adresse enregistrés, permet de sélectionner la banque et la ligne à accéder (BA0, BA1 sélectionnez la banque; A0-A12 sélectionnez la ligne). Les commandes READ ou WRITE associées aux bits d'adresse enregistrés permettent de sélectionner l'emplacement de la colonne de départ pour l'accès en rafale. Les longueurs de rafale READ ou WRITE programmables sont constituées de 1, 2, 4 et 8 emplacements ou page entière, avec une option de terminaison de rafale.

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